Ingénieur Vérification Asic R&D (F/H)
💼 Offre d'emploi
- Date de publication
- 16/10/2026
- Dernière mise à jour
- 16/10/2026
- Type de contrat
- CDI
- Durée de travail
- Expérience
- Débutant accepté
- Salaire brut
- Non communiqué
- Permis demandé
- Aucune information
📍 Entreprise
- Employeur
- Secteur d'activité
- (Code NAF )
Description de l'offre
En tant qu'organisateur de forums de recrutement, Talents Handicap accompagne de très nombreuses entreprises & organisations en France dans leurs recrutements de collaborateurs en situation de handicap. Participant actuellement à l'un de nos forums. L'entreprise Eviden recherche actuellement des profils : Dans le cadre de développement d'ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »), la mission consiste à participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.Vos missions : Rédaction des spécifications de vérification. Rédaction des plans de test en étroite collaboration avec l'équipe design logique. Développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture Suivre, analyser et debugger les erreurs de simulation. Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis.
Identifiant de cette offre d'emploi sur France Travail : 8017113
Libellé ROME de l'offre d'emploi : Ingénieur / Ingénieure R&D en industrie (Code ROME : H1206)
Autre appellation de l'offre : Ingénieur / Ingénieure validation systèmes en industrie
Source : France Travail (Cojob n'est pas responsable des informations fournies)
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