Hardware Verification Engineer H/F (H/F)
Offre publiée le 22/07/2025
💼 Offre d'emploi
- Type de contrat
- CDI
- Durée de travail
- 35H/semaine Travail en journée (35H/semaine Travail en journée)
- Expérience
- 4 An(s)
- Salaire
- Annuel de 30000.0 Euros à 33000.0 Euros sur 12.0 mois
- Permis demandé
- Aucune information
📍 Entreprise
- Employeur
- Non renseigné
- Secteur d'activité
- Fabrication de composants électroniques (Code NAF 26.11Z)
Compétences nécessaires
- Analyser les données d'une étude, d'un projet
Formations nécessaires
- Bac+3, Bac+4 ou équivalents
Description de l'offre
Notre entreprise permet aux équipes d'ingénierie et de conception des marques les plus transformatrices du monde de connecter et d'intégrer les systèmes sur puce (SoC) d'aujourd'hui qui alimentent l'innovation moderne.
Si vous avez tenu un smartphone, conduit une voiture électronique ou allumé une télévision intelligente, vous avez été en contact avec ce que nous faisons chez Arteris. Ici, l'avenir est littéralement entre vos mains - et quand ce n'est pas le cas, il y a de fortes chances qu'il soit survolé par un drone, un satellite ou dans le cloud d'un centre de données !
Votre rôte consistera à assurer la vérification d'une IP hautement configurable, notamment par :
Responsabilités Principales :
- Définition, documentation, développement et exécution de test/couverture de vérification RTL pour des IPs extrêmement paramétrés en langage Python et C++, capable de fonctionner sur n'importe quel simulateur RTL disponible (Cadence, Synopsys, etc.).
- Maintenir et améliorer le flux de vérification, améliorer les métriques et augmenter l'automatisation.
- Implémenter les composants de vérification tels que les BFM ou les moniteurs utilisés dans les bancs de test de vérification.
Expériences et Qualifications requises:
- Au moins 4 ans d'expérience dans l'industrie en tant qu'ingénieur de vérification.
- Compréhension de la conception RTL de matériel et des langages de vérification (VHDL, Verilog, SystemC, C++, Python, SystemVerilog).
- Forte expérience dans l'utilisation et le développement de méthodes et d'infrastructures de vérification (VIPs, UVM, bancs de test, outils EDA).
- Une expérience dans la méthodologie de vérification des preuves formelles est un plus
- Scripting Shell
- Connaissance de la technologie d'interconnexion est un plus
- Compréhension des protocoles de communication Hardware (AMBA, OCP, autres) À propos d'Arteris :
Identifiant de cette offre d'emploi sur France Travail : 195PQGK
Libellé ROME de l'offre d'emploi : BIM Manager (Code ROME : F1125)
Autre appellation de l'offre : Ingénieur / Ingénieure en modélisation numérique
Offre d'emploi et contenus récupérés en partenariat avec France Travail. Cojob n'est pas responsable des informations fournies.